ARM Scales Chips for Datacenters, HPC

ARM Ltd., the U.K. chip design and licensing vendor, is targeting datacenters and processors intended for high-performance computing in a chip process technology deal with the world’s largest chip foundry.

ARM (LSE: ARM, NASDAQ: ARMH) and Taiwan Semiconductor Manufacturing Co. (NYSE: TSM) announced a multiyear agreement this week to collaborate on leading-edge 7-nanometer FinFET process technology. (FinFET stands for fin-shaped field-effect transistor, an emerging process technology that reduces leakage current in systems-on-chip, or SoCs.)

The partners said the deal extends their existing partnership to push the latest device process technology into datacenters and next-generation networks. It also builds on previous collaboration on earlier generations of FinFET process technology used in ARM’s chip intellectual property offerings.

Chip scaling is advancing in parallel with hyper-convergence in datacenters. ARM is attempting to make inroads in datacenters dominated by x86-based infrastructure through what it claims are up to 10-fold increases in compute density for specific datacenter workloads. The deal with TSMC enables the chip vendor to design processors aimed datacenters and network infrastructure that are optimized for the Taiwan foundry’s 7-nanometer FinFET process technology.

The scaling of chip component densities translates to higher compute density across IT infrastructure while reducing power consumption, the partners claimed.

For TSMC, Hsinchu, Taiwan, collaboration with ARM allows it to migrate its chip process technology from mostly mobile devices to high performance computing as advanced scale architectures make inroads in the datacenter and other IT infrastructure.

TSMC said high-performance computing SoCs based on its latest chip processing technology would boost performance without a power penalty while reducing power consumption at the 10-nanometer FinFET process node.

ARM and TSMC have collaborated on previous generations of FinFET process technology. ARM’s Cortex-A72 processor is based on TSMC’s 16- and 10-nanometer FinFET process nodes.

ARM cores have slowly made their way into server SoCs. Late last year it announced new math libraries running on its 64-bit processors aimed at HPC servers. “The HPC community are early adopters of ARM-based servers and the introduction of optimized math routines build a foundation for enabling scientific computing on 64-bit ARM based compute platforms,” the chip designer noted in statement releasing the libraries.

ARM also announced a partnership with chip networking specialist Cavium (NASDAQ: CAVM) to develop HPC and big data analytics software running on its ARM-based processing platform.

Meanwhile, semiconductor foundries like TSMC have been steadily moving down the chip-scaling curve from 16- to 10- to 7-nanometer designs based on lower power FinFET process technology. TSMC said in January it expects to begin production at the 7-nanometer node in 2017.

 

ARM Ltd., the U.K. chip design and licensing vendor, is targeting datacenters and processors intended for high-performance computing in a chip process technology deal with the world’s largest chip foundry.

ARM (LSE: ARM, NASDAQ: ARMH) and Taiwan Semiconductor Manufacturing Co. (NYSE: TSM) announced a multiyear agreement this week to collaborate on leading-edge 7-nanometer FinFET process technology. (FinFET stands for fin-shaped field-effect transistor, an emerging process technology that reduces leakage current in systems-on-chip, or SoCs.)

The partners said the deal extends their existing partnership to push the latest device process technology into datacenters and next-generation networks. It also builds on previous collaboration on earlier generations of FinFET process technology used in ARM’s chip intellectual property offerings.

Chip scaling is advancing in parallel with hyper-convergence in datacenters. ARM is attempting to make inroads in datacenters dominated by x86-based infrastructure through what it claims are up to 10-fold increases in compute density for specific datacenter workloads. The deal with TSMC enables the chip vendor to design processors aimed datacenters and network infrastructure that are optimized for the Taiwan foundry’s 7-nanometer FinFET process technology.

The scaling of chip component densities translates to higher compute density across IT infrastructure while reducing power consumption, the partners claimed.

For TSMC, Hsinchu, Taiwan, collaboration with ARM allows it to migrate its chip process technology from mostly mobile devices to high performance computing as advanced scale architectures make inroads in the datacenter and other IT infrastructure.

TSMC said high-performance computing SoCs based on its latest chip processing technology would boost performance without a power penalty while reducing power consumption at the 10-nanometer FinFET process node.

ARM and TSMC have collaborated on previous generations of FinFET process technology. ARM’s Cortex-A72 processor is based on TSMC’s 16- and 10-nanometer FinFET process nodes.

ARM cores have slowly made their way into server SoCs. Late last year it announced new math libraries running on its 64-bit processors aimed at HPC servers. “The HPC community are early adopters of ARM-based servers and the introduction of optimized math routines build a foundation for enabling scientific computing on 64-bit ARM based compute platforms,” the chip designer noted in statement releasing the libraries.

ARM also announced a partnership with chip networking specialist Cavium (NASDAQ: CAVM) to develop HPC and big data analytics software running on its ARM-based processing platform.

Meanwhile, semiconductor foundries like TSMC have been steadily moving down the chip-scaling curve from 16- to 10- to 7-nanometer designs based on lower power FinFET process technology. TSMC said in January it expects to begin production at the 7-nanometer node in 2017.

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Mayores bloques en Bitcoin sin los riesgos de un hard fork: Testigos Segregados (Segregated Witness)

Aunque la conferencia Scaling Bitcoin celebrada en Hong Kong no ha servido para salir de allí con una solución al debate del aumento del tamaño de los bloques, lo cierto es que el optimismo por encontrar una solución a la escalabilidad de Bitcoin va en aumento. Quizás parte de responsabilidad de ello la tenga la propuesta de Testigos Segregados (Segregated Witness, en inglés- y ya se usa el acrónimo SegWit para referirse a ello) presentada en el marco del encuentro por Pieter Wuille, cofundador de Blockstream, y que podría aumentar la capacidad de la red Bitcoin sin necesitar una bifurcación dura (hard fork) y los riesgos asociados a ello.

En su propuesta, Wuille plantea la posibilidad de variar los datos que incluyen las transacciones Bitcoin actualmente, de tal manera que el espacio que éstas ocupan en la cadena de bloques (blockchain) sea bastante más reducido (un 75% inferior) lo que, a su vez, incidiría en una mayor cantidad de transacciones incluidas en cada uno de los bloques, que actualmente tienen un tamaño de 1MB, y que pasarían a ser equivalentes a 4MB sin que sufrieran una variación. Básicamente se trataría de un aumento del tamaño de los bloques, sin cambiar el mismo.

Cómo se implementará Testigos Segregados (Segregated Witness – SegWit)

Las transacciones Bitcoin incluyen uno o varios campos de inputs que determinan de dónde vienen los fondos, y uno o más campos de outputs que indican dónde van esos fondos. Además, cada transacción incluye un campo con la firma que valida que el dueño de los fondos puede efectuar la transacción, y que no es necesario que sean vistas por todos los nodos, sino únicamente lo son para los nodos completos que hacen validaciones (mineros y carteras). Por ello puede variarse su ubicación, e introducirse en una nueva estructura de datos separada, para que los mineros y las carteras puedan corroborar así que las firmas de las transacciones son válidas, sin que ello signifique que el tamaño de las transacciones sea tan grande como lo es en la actualidad. Wuille propone “ignorarlos en los caso en que sea posible” y para ello, Testigos Segregados implementaría el código necesario para trasladar esas firmas a la coinbase de la transacción, a través de un Merkle Tree. De esta forma se conseguiría un incremento del tamaño de los bloques del 75%, es decir, siendo los bloques de 1 MB, tendrían capacidad para incluir tantas transacciones como permitirían bloques de un tamaño de 4MB.

Para entenderlo mejor pongamos un ejemplo: una transacción con un solo input y un output con Testigo Segregado ocuparía 90 bytes de datos de transacción más o menos y 80 bytes de firma. Únicamente los 90 bytes (los de los datos de transacción) son los que sería necesario incluir en el bloque, por lo que de los 170 bytes se pasa a 90 bytes.

Según datos presentados por Wuille, las firman suponen el 60% del tamaño de la cadena de bloques. Por lo que su propuesta conseguiría que el tamaño de la cadena de bloques se reduzca drásticamente: De 49 GB actuales a poco más de 20GB.

Además de lograr este incremento efectivo del tamaño de los bloques, la propuesta de Wuille también permitiría dotar al protocolo Bitcoin de otras funcionalidades:

·         Solucionar la maleabilidad de las transacciones.

·         Implementar las actualizaciones de lenguajes del script más fácilmente.

·         Permite las pruebas de fraude.

·         Eliminar las firmas de las transacciones históricas y reducir con ello el tamaño total de la cadena de bloques en un 60%.

·         Reducir los requisitos de ancho de banda para los clientes ligeros y para la sincronización inicial de la cadena de bloques.

 

 

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